Les chercheurs de Hewlett-Packard ont réussi à concevoir un modèle de circuit logique programmable qui pourrait être 8 fois plus dense que les puces actuelles, tout en consommant moins d'énergie pour la même puissance de calcul. Le FPNI, -Field Programmable Nanowire Interconnect- est le projet expérimental de deux chercheurs de Hewlett-Packard, Greg Snider et Stan Williams, pour accélérer la vitesse des composants en adoptant la nanotechnologie.
Leurs travaux, publiés dans la revue Nanotechnology, pourraient marquer une rupture dans les processus technologiques liés à l'évolution de la puissance des semi-conducteurs. Les méthodes traditionnelles de l'industrie ont fait leurs preuves, mais dans le même temps ont atteint des limites physiques en terme de vitesse. Ce qui a contraint les fondeurs, comme Intel ou AMD, à adopter de nouvelles stratégies pour augmenter les performances, en particulier en multipliant les coeurs sur un même processeur (multi-core).
L'innovation d'HP repose sur l'empilement de la matrice de routage (Crossbar switch) au-dessus des blocs logiques. Il faut savoir que dans les FPGA actuels, la matrice de routage occupe une place très importante sur la puce. La placer sur une couche supérieure permet donc d'augmenter radicalement le nombre de circuits logiques, sans augmenter la surface de la puce.
Le procédé simulé par les chercheurs de HP serait capable de réaliser une matrice de 15 nm de large seulement, connectée au reste du circuit par des “nanocâbles”. Ce genre de réalisation, baptisé FPNI (Field Programmable Nanowire Interconnect), serait accessible dès 2010. Pour 2020, la taille de la matrice pourrait être amenée à 4,5 nm. Un tel FPNI occuperait seulement 4 % de la surface du FPGA équivalent. HP pourrait relancer l'industrie dans une nouvelle course dont l'enjeu, comme il y a deux ans jusqu'à l'arrivée des processeurs double coeur, pourrait revenir à la vitesse.
Tous les grands de l'électronique se livrent à une compétition technologique acharnée pour poursuivre la miniaturisation des circuits et composants électroniques et prolonger la durée de vie de la fameuse loi de Moore qui, depuis 1965, prévoit que le nombre de composants implantables sur une même surface double tous les 18 mois.
Actuellement, Intel grave déjà ses plus petites puces en 65 nm et prépare pour 2008 le passage au 45 nm et pour 2010 le passage à 32 nm. Les autres industriels ne sont pas en reste et IBM a déjà réalisé en 2006 un circuit de seulement 30 nm, en utilisant une nouvelle technologie de lithographie reposant sur le gravage par ultraviolet profond.
En janvier 2006, IBM, Toshiba et Sony ont annoncé qu'ils allaient unir leurs efforts pour réaliser d'ici 5 ans une nouvelle génération de semi-conducteurs et maîtriser la gravure à 35 nm. Infineon Technologies a mis au point en laboratoire un transistor dans le quel la source et le drain sont reliés par un nanotube en carbone de seulement 18 nanomètres de long. Chez Intel, le leader mondial, on pense que l'on pourra graver des puces de 5 nanomètres en 2018, une taille équivalente à celle prévue par HP à la même échéance.
Grâce à ces progrès, l'électronique classique sur silicium et la loi de Moore ont donc encore une bonne dizaine d'années devant elles. Après 2020, pour descendre en dessous des 5 nm -seulement 50 atomes d'hydrogène- et accroître encore le rapport taille-puissance des puces, il faudra des ruptures technologiques radicales, comme l'ordinateur optique, l'électronique quantique et l'électronique moléculaire.
